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系統設計新革新! Cadence 推出Allegro X 設計平台，以跨平台的整合技術，提供高達4倍的生產力!
Allegro X 是業界第一款整合了電路圖、佈局、分析、設計協作和數據管理的系統設計工程平台，以成熟的 Allegro 和 OrCAD 核心技術為基礎，徹底改變並簡化了系統設計流程，讓簽核層級的驗證、分析與佈局表現更優異。
此外，面對不同複雜性的設計，Allegro X 也可利用混合雲解決方案，提供可擴充調適的計算資源和完整技術訪問，簡化採用流程。NVIDIA、麻省理工學院皆大大讚許Allegro X 平台所提高的性能及生產力。
新聞連結>>>https://www.cadence.com/en_US/home/company/newsroom/press-releases/pr/2021/new-cadence-allegro-x-design-platform-revolutionizes-system-desi.html
【Cadence研討會系列】電源網路(PDN)無論對電源完整性和EMC來說，在現代電子設備設計上扮演十分關鍵的重要角色。Cadence的原理圖擷取工具 ( #Allegro Design Entry HDL, #OrCAD )、佈局工具( #Allegro )、以及訊號和電源完整性工具( #Sigrity )可提供電源網路(PDN)，滿足系統層級設計對設計面積、性能及成本的要求。
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【汽車電子系統，片面論斷不足以應對！】
受惠於各種通訊技術的演進與匯流，車用晶片將是半導體產業的新契機。惟複雜系統多由軟、硬體層疊交錯而成 (特別是軟體角色越形吃重)，本身就存在高風險；加上車聯網 (V2X) 通訊技術及「人」的參與，更會提高不可預測性。因此，即使只是某部分元件的供應商，也須以「系統觀」來思考解決方案；例如，借助機器學習 (Machine Learning) 檢視晶片和系統之間的交互作用，找出變異 (vibration) 根源和連動關係。
不過十年時間，製程世代演進已一路從 45 nm 迅速挺進 28、20、16、10 nm，轉眼 7nm 將於今年量產，技術瓶頸隨之浮現，迫使晶圓代工廠不得不涉入部分封裝工作。傳統封測架構二十多年來沒有太大改變，但行動裝置上市時程短、效能及整合成本高，且往往集成數十億個電晶體於一身，電壓非常可觀 (雖然個別操作電壓極低)，為晶片互連介面帶來挑戰；其次，高效運算設備通常有 80% 的電力不停流動，不像行動裝置有高達九成的電流多處於靜止狀態。
更遑論車用晶片對可靠性要求嚴苛，缺陷率是以百萬分率 (ppm) 計算，因而開啟晶圓級封裝 (WLP)、測試新紀元。晶圓廠預言，系統級測試將扮演重要角色，且由於晶圓級封測成本高，封測業務有趨向兩極化發展現象。意味著：高階、低階封測將分流並存，而中間層恐消失。值得留意的是，要申請 ISO 26262 認證，須往上游追溯至使用的智財專利 (IP)、設計工具和文檔是否完善並經過認證？而走在產業前沿的電子設計自動化 (EDA) 供應商，對生態系成員助益良多。
延伸閱讀：
《車用晶片仰賴「系統觀」 引動半導體製程變革》
http://compotechasia.com/a/shi__shang_/2018/0309/38294.html
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