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各位大大大家好~
我在LATTICE上的CPLD測試程式卻發現下列問題
首先
always @(CLK)
begin
if(Q2[3]=1)
begin
Q2 =0 ;
end
else
begin
Q2 = Q2+1;
end
end
發現連波型都沒有，所以想說是不是一定要加posedge，就在測試下面程式。
always @(CLK)
begin
if(CLK)
begin
Q2 =0 ;
end
else
begin
Q2 = 1;
end
end
測試完卻有波型，所以就懷疑是不是計數功能出了問題，所以就加了posedge測試。
always @(posedge CLK)
begin
if(Q2[3]=1)
begin
Q2 =0 ;
end
else
begin
Q2 = Q2+1;
end
end
測完發現功能正常
最後推斷:
一開始是以為沒加posedge所以無法動作，但測試了下一個程式就知道並非沒posedge的關
係，最後發現好像沒加posedge中的計數功能都會失效，不知道什麼原因所以上來問問各
位大大
--
※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 114.37.110.129
※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1507273994.A.783.html
抱歉沒有打清楚，我只擷取always的部分，我都有設定初值，但是同樣是計數功能，第一
段程式執行q2卻沒信號，但第三段卻有正常運作
※ 編輯: cscin218 (180.217.187.191), 10/06/2017 22:28:40
其實我想問的是關於除頻器的寫法，為什麼網路上查都沒人用always@(clk)的寫法而是都
有加正緣觸發的，所以我就試了一下卻發現在真實電路上無法動作
※ 編輯: cscin218 (180.217.203.132), 10/07/2017 01:08:10
※ 編輯: cscin218 (180.217.203.132), 10/07/2017 01:26:42
這個是筆誤，不是這個的問題…
※ 編輯: cscin218 (111.246.128.198), 10/07/2017 23:25:21
因為我用modelsim模擬時是正常的但是燒到電路中就不行，我想了解的是是不是燒到電路中有哪些用法是無法轉成電路，所以導致cpld無法正常運作，想看看有沒有人遇到跟我類似的事情嗎？
※ 編輯: cscin218 (111.246.128.198), 10/07/2017 23:35:48
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