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ic驗證工程師ptt 在 Re: [討論] 入行門檻最低的是驗證嗎? PTT推薦- Tech_Job 的推薦與評價
DV 絕對不是門檻最低， 但是絕對是工作機會最多的職缺， 我知道原PO是想酸什麼， 但是職場上酸人跟被酸的從來沒少過， 我曾經面試人門檻拉高一點， ... <看更多>
ic驗證工程師ptt 在 [心得] IC驗證工程師工作經驗分享- 看板Tech_Job - 批踢踢實業坊 的推薦與評價
在DV工作十年，算是一個里程碑？除了分享一些心得外，也再次推廣DV這個職務。 XD
感謝遇到的所有長官、同事、還有各種機緣。
先聲明，以下都是個人經驗分享，並非表示所有公司、部門狀況。
======= 從抄自己的文章開始 =======
以下 Digital Designer (簡稱DE)
指稱主要工作是用HDL(台灣多用Verilog)設計數位IC電路的工程師
Digital Verification Engineer(簡稱DV)
工作相關技能：
Part 1,
1. Linux + shell script
2. scipt language (Perl, Python, Tcl, ...)
3. simulator (IUS, VCS, ModelSim)
4. debugger (通常是Verdi)
5. SystemVerilog
5-1. 一般常用語法
5-2. SystemVerilog Assertion
5-3. Functional Coverage
6. UVM
7. FPGA
8. 各種Protocal(AMBA, SPI, I2C, SDIO, ...)
9. Domain know-how, know-why
10. GLS (gate-level simulation)
11. Static verifcation technologies. (formal verifcation)
12. AMS (analog/mixed signal) verifcation.
13. UPF (Unifed Power Format) low-power verifcation using UPF.
14. ARM CPU architechture
15. Embedded system (C/asm firmware)
16. Emulator (Zebu, HAPS, Palladium, Veloce)
17. SystemC modeling
Part 2,
1. 驗證團隊執行規劃
2. 帶新人
新增 5-2 SystemVerilog Assertion 獨立項目，是因為除了 dynamic simulation 之外，
還可以延伸到 formal verification。
新增 5-3 Functional Coverage 獨立項目，因為更加體會到其重要性。
Domain know-how, know-why 比較多且雜，就不列出細節項目了。
主要是透過再次分享工作累積的經驗，希望傳達給各位版友，
DV的技術深度及廣度是可以做得很高，不會落後於數位設計。
關於薪資、職涯出路發展、和數位設計職缺比較等問題，很多前人都有分享過了，
不在此贅述。（補充：我覺得做DE做DV「都很好」）
順便分享以前很難回答的問題：
關於UVM的學習書籍，市面上已經明顯比以前有更多選擇了，簡體、英文書都有。
以完全不花錢來說，我推薦可以註冊 SIEMEMS Verification Academy 網站，
有免費的 UVM cookbook pdf 可以下載，不過書籍排版做得不太好，比較建議看網頁版。
另外就是如果想要初步了解DV這個職務在做什麼事情，強力推薦一本書。
以下內容取自《ASIC/SoC Functional Design Verifcation》
+ SystemVerilog + UVM (Universal Verifcation Methodology).
+ UPF (Unifed Power Format) low-power verifcation using UPF.
+ AMS (analog/mixed signal) verifcation. Real number modeling, etc.
+ SystemVerilog Assertions (SVA) and functional coverage (SFC) languages
and methodology.
+ Coverage-driven verifcation(CDV) and constrained random verifcation(CRV).
+ Static verifcation technologies. Formal verifcation (model checking),
static + simulation hybrid methodology, X-state verifcation,
CDC (clock domain crossing), etc.
+ Logic equivalency check (LEC). Design teams mostly take on this task. But
the DV (design verifcation) team also needs to have this expertise.
+ ESL—Electronic System Level (TLM 2.0) virtual platform development (for
software development and verifcation tests/reference model development).
+ Hardware/software co-verifcation (hint: use virtual platform methodology).
+ SoC interconnect (bus-based and NoC—network-on-chip) verifcation.
+ Simulation speedup using HW acceleration, emulation, and prototyping.
最後分享，敝公司最近大舉招募，這應該不算是新聞了，
有興趣的版友可以趁最近去試試看，如果有DV相關的問題歡迎一起討論。
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