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作者bbogod ()看板Electronics標題[問題] MOS 漏電流觀念問題時間Fri Mar 21 23:58:58 2014 過去電子學沒有學得很好 想請問懂電子學的人可以指證我這想法是否有誤 以MOS為例， 1.當漏電流(subthreshold current)產生時，是因為MOS不導通， D端和S端的電壓差造成漏電流。 2.當漏電流(gate-oxide current)產生時，是因為氧化層太薄，當MOS導通時 會產生閘極漏電流(Igd,Igs,Igb) 總結:MOS導通=>Igate，MOS不導通=>Isub 以上的觀念是否有誤呢?? -- 推 weltschmerz:超可愛，快轉可愛版 02/25 08:32 → l1l1l1l1:可愛版是什麼鬼?不會真有這種版吧? 02/25 09:20 ※ l1l1l1l1:轉錄至看板 cute 02/25 12:18 推 l1l1l1l1:幹,還真的有這種版 02/25 12:18 推 ntitgavin:那是中國科技大學版 02/25 12:41 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 1.172.188.42 推 jamtu:你的結論可能是對的 但描述方式我不認為合適 03/22 00:14 → jamtu:應該說 在一個製程底下 這兩者是並存的 03/22 00:16 → jamtu:只是在不同的操作情況 我們在意的影響不一樣 03/22 00:17 → jamtu:你倒數第二行的 => 會讓人認為是去硬記的 03/22 00:17 → jamtu:但是MOS導通時 觀念上本來就不會去定義IDS的漏電流 03/22 00:18 → jamtu:而且MOS不導通時 Igate是否存在 也要從模擬驗證一下 03/22 00:19 → jamtu:這種非理想效應 絕不是說一就一 說二就二 因為製程很複雜 03/22 00:19 → jamtu:不可以用死記的方式去描述 一定要從應用的角度來理解才可以 03/22 00:19 推 deathcustom:Isub/Igd/Igs/Igb這些都要從固態物理機率的觀點去看 03/22 00:43 → deathcustom:所以到底甚麼狀況會發生甚麼，嚴重程度其實不能二分 03/22 00:44 → deathcustom:VDS電壓差跟氧化層太薄(VGS太大)是表象的原因 03/22 00:46 → deathcustom:但是發生的其他條件不能這樣死記 03/22 00:47 先感謝上面兩位的告知，目前因為要將電路加上Body-bias機制 想先釐清就以總結的那樣想法去做Body-bias會不會有問題? 而我的想法是說 Pull-down 的NMOS(Standard Vth)在不導通的時候維持Standard vth 在導通的時候，Body給予一個正電壓使得Vth下降，可以讓 pull-down 速度更快 那這樣的方式有沒有誤呢 ※ 編輯: bbogod 來自: 1.172.188.42 (03/22 01:02) 推 Baneling:應該是在先進製程作數位電路吧 @@ 如果有製程檔案 作簡 03/22 01:07 → Baneling:單的模擬應該就可以驗證你的想法可不可以用在真實實作上 03/22 01:08 → Baneling:觀念上還蠻合理的 可以用模擬來驗證看看 但你在操作模式 03/22 01:09 → Baneling:的時候 應該還是會有來自gate的leakage如果要量化還是要 03/22 01:10 → Baneling:去分析MOS的model 03/22 01:10 如果真的觀念這樣是對的，我拿一個inv做模擬 依照我這樣說的方式加入body-bias機制，應該會得到1.速度加快 2.漏電流可能會增加 但我模擬出來的數據卻不是我說的這樣@@"所以我才懷疑是不是我觀念哪邊有誤 ※ 編輯: bbogod 來自: 1.172.188.42 (03/22 01:36) 推 deathcustom:速度會加快，但是漏電流我想是不會增加der 03/22 07:00 推 Baneling:也有可能是model的問題 要看看你使用的model有沒有描述這 03/22 12:02 → Baneling:些特性 (例如leakage) 03/22 12:02 推 jamtu:你用先進製程的話 最好還是不要用基本半導體物理去看才對 03/22 13:15 → jamtu:你怎麼知道你以前學的東西是valid?? 03/22 13:16 → jamtu:老實講 先進製程那些MOS的做法 早就已經跟教科書不一樣 03/22 13:16 → jamtu:在模擬漏電流相關的問題時 最好先不要抱有任何成見 03/22 13:17 → jamtu:你要從實際操作的case 從系統的角度 去看你有沒有好處 03/22 13:17 → jamtu:也就是說 給一個有頻率的signal進inverter 03/22 13:17 → jamtu:你DGSB這四個點node current的變化 不要預設任何立場 03/22 13:18 → jamtu:假設你相信model是準的 他出來是多少就是多少 03/22 13:18 → jamtu:不能用你以前學到的知識一對一去看 那通常會不對 03/22 13:18 → jamtu:假設你不相信model是準的 很抱歉100%無解 03/22 13:19 推 jamtu:當然，你也可以花時間去看paper，人家怎麼去描述"先進製程" 03/22 13:19 → jamtu:下的非理想效應 03/22 13:19 → jamtu:你想做的事情方向可能沒有做 但或許你忽略了 03/22 13:21 → jamtu:先進製程下面其他任何可能的因素 03/22 13:21 ... <看更多>
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過去電子學沒有學得很好
想請問懂電子學的人可以指證我這想法是否有誤
以MOS為例，
1.當漏電流(subthreshold current)產生時，是因為MOS不導通，
D端和S端的電壓差造成漏電流。
2.當漏電流(gate-oxide current)產生時，是因為氧化層太薄，當MOS導通時
會產生閘極漏電流(Igd,Igs,Igb)
總結:MOS導通=>Igate，MOS不導通=>Isub
以上的觀念是否有誤呢??
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推 weltschmerz:超可愛，快轉可愛版 02/25 08:32
→ l1l1l1l1:可愛版是什麼鬼?不會真有這種版吧? 02/25 09:20
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推 l1l1l1l1:幹,還真的有這種版 02/25 12:18
推 ntitgavin:那是中國科技大學版 02/25 12:41
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◆ From: 1.172.188.42
想先釐清就以總結的那樣想法去做Body-bias會不會有問題?
而我的想法是說 Pull-down 的NMOS(Standard Vth)在不導通的時候維持Standard vth
在導通的時候，Body給予一個正電壓使得Vth下降，可以讓 pull-down 速度更快
那這樣的方式有沒有誤呢
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依照我這樣說的方式加入body-bias機制，應該會得到1.速度加快 2.漏電流可能會增加
但我模擬出來的數據卻不是我說的這樣@@"所以我才懷疑是不是我觀念哪邊有誤
※ 編輯: bbogod 來自: 1.172.188.42 (03/22 01:36)
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