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長照是一個劇變的旋轉舞台百年難得一見沒有準備的人被旋轉舞台甩出去不是坐下就是躺下而大象中醫是太極的推手推動著旋轉舞台讓所有爬不起來的人背後有一股推手力量支撐再站起來

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verilog for迴圈在 [問題] verilog for loop? - 看板Electronics - 批踢踢實業坊的推薦與評價

作者bw51 (路人甲)

看板Electronics

標題[問題] verilog for loop?

時間Mon Jul 7 22:46:48 2014

問題:

由於需要access大量的資料,需要使用 for loop

for loop 使用 synchronous reset 寫法可以 synthesis

而使用 asynchronous reset 寫法無法 synthesis

如何改寫 asynchronous reset的寫法讓他可以合成(必須使用asynchronous flip-flop)

input [63:0] data_in [8191:0];
reg[63:0]data[8191:0];

Synchronous reset:
always_ff@(posedge clk)
for(i=0;i<8192;i=i+1)
if(!rst_n)
data[i] <= 0;
else if(en)
data[i] <= data_in;

Asynchronous reset:
always_ff@(posedge clk or negedge rst_n)
for(i=0;i<8192;i=i+1)
if(!rst_n)
data[i] <= 0;
else if(en)
data[i] <= data_in[i];

--

※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 118.160.196.206
※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1404744412.A.D83.html
※ 編輯: bw51 (118.160.196.206), 07/07/2014 22:49:22

→ michael6172:可以不要把verilog當C code寫嗎？請善用FSM and coun 07/08 13:22

→ michael6172:ter 07/08 13:22

推 illl:systemverilog不能這樣寫嗎？ 07/08 15:26

→ bw51:這跟c code 有什麼關係? sv 支援的語法 07/08 17:25

→ bw51:重點是怎麼改寫成可以合成? 07/08 17:27

推 illl:1for放在if,else裡會有差嗎？雖然我覺得應該沒差 07/08 17:37

你的意思是指?
Asynchronous reset:
always_ff@(posedge clk or negedge rst_n)
if(!rst_n)
for(i=0;i<8192;i=i+1)
begin
data[i] <= 0;
end
else if(en)
for(i=0;i<8192;i=i+1)
begin
data[i] <= data_in[i];
end

推 kameng:這樣寫有點奇怪你整個data[0..8191]都會是 data_in / 0 07/08 17:45

我知道你的意思,我把data_in換成array了
※ 編輯: bw51 (118.160.196.206), 07/08/2014 20:12:03

推 bxxl:不能直接寫 data=data_in, 整個array assign過去嗎? 07/08 21:18

推 wju1230:用genvar和generate 把for移到always外面 07/09 00:32

推 tkhan:請千萬別進這一行.. 07/10 11:00

推 idioyao:w大是對的, generate就是為了你這種情況而生的 07/12 11:59

推 storier: for loop放到if內就行，會用for loop的只有兩種人 12/24 22:30

→ storier: 高手跟新手 12/24 22:30

→ storier: generate會在verdi產生一堆gen block 12/24 22:31

→ storier: 除非是要instance module 逼不得已才用 12/24 22:32

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VHDL和Verilog是用於描述可合成數位硬體的主流語言，但由於存在設計參數化 ... 可合成硬體；另一類則可用於闡述硬體結構，例如實例迴圈、功能和分類。

#88. timing loop和combinational loop的不同 - 數位工程師的分享

在合成時，合成器會告訴你，你的程式在合成電路時，是否會有迴圈電路產生。一個是循序廻圈電路(timing loop circuit)，另一個是邏輯廻圈 ...

#89. Verilog For Loop用於數組乘法 - 優文庫

這似乎是一個相當愚蠢的問題，但是從軟件到HDL的過渡有時相當令人沮喪！Verilog For Loop用於數組乘法. 我的問題：我想要在Verilog中完成數組乘法。

#90. (原創) 如何讀取/寫入文字檔? (IC Design) (Verilog) - 极客分享

fp_w = $fopen("data_out.txt", "w"); $fopen()類似C語言的fopen()，連參數都一樣，主要用來開啟檔案，並取得file handle。 ... 使用while迴圈，若不是最後 ...

#91. verilog中的for循环的改写 - 百度知道

在verilog中的for循环里，如果判断语句是个变量，那么就不能通过synthesis.比如： For (i=0;i<j;i++) begin //for loop codes go here

#92. verilog經驗小結 - 看看文庫

如迴圈語句中沒有發生變化的語句移出迴圈． 4、避免latch：. 兩種方法：1、在每一個if分支中對變數賦值。2、在 ...

#93. verilog case 語法– Ziyou8

Verilog 中還有casex 與casez 兩種case 敘述更多可以參考Case Statement, 迴圈敘述for: Verilog 提供有for、while、repeat 和forever 等迴圈敘述, 語法如下:.

#94. Verilog循环语句 - 简书

在Verilog HDL中存在着四种类型的循环语句，用来控制执行语句的执行次数。其语法和用途与C语言很类似forever 连续执行过程语句。 repeat 连续执行一条 ...

#95. verilog 語法

verilog 語法. 6/4/2012 · Verilog 基本語法型態全域變數基本元件多樣的寫法指定assign always initial 運算式分枝迴圈模組函數Task 陣列輸出入觀察真值表測試程式訊息 ...

#96. Verilog幾個這樣的寫法 - 蘋果問答

有人說掌握Verilog 20%的語法就可以描述90%以上的電路，說的對。 ... 合理使用generate+for迴圈可以提高編碼效率，同樣的賦值語句需要賦值多次。

#97. FPGA系统设计实务（上）

#98. For...Next 陳述式範例 - 如意網站

外層迴圈使用一個變數當作迴圈計數器，其計數方式是由大到小遞減的。 Dim Words, Chars, MyString For Words = 10 To 1 Step -1 ' 10 到1 倒數 ...

#99. 數位邏輯設計實用級能力認證學術科(第三版)(電子書)

(A)ABEL (B)VHDL (C)VERILOG (D)JTAG 458 VHDL 敘述中,"always @ (Aor B)",是一種? (A)連續指定描述(B)程序指定(無時脈)描述(C)運算子指定描述(D)迴圈敘述描述有關 HDL ...

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