「這款自經區，難怪黃捷翻白眼差點翻到後空翻。」
相信大家都已經看過黃捷 鳳山捷伴同行的翻白眼影片以及線上各種「發大財」的組圖，但國民黨想搞的自經區到底是什麼？其實，當時黃捷有請葉匡時副市長說明，葉則舉例說以後高雄自經區可以讓中國的資訊產品的硬體來台組裝，讓世界科技品牌對於中國硬體的資安品質更安心（驚），結果引起資訊圈譁然，連PTT創辦人杜奕瑾也公開反駁。
國民黨要推的自經區，要幫「Made in China」經過高雄自經區後洗成「Made in Taiwan」，如果還要幫中國產品掛資安保證，這要掩護中國政府在其科技產品植入的木馬嗎？！
中國硬體生產線最令國際大廠頭痛的就是不斷發生 1) 竊取IC設計圖等智慧財產權以及 2) 在硬體、韌體和軟體上植入後門等事件。如果台灣真的成立國民黨所想像的自經區，只會讓 Made in Taiwan 辛苦建立的精品形象在一夕之間崩毀，也拖垮台灣科技的聲譽，讓世界把台灣劃入「資訊安全重災區」！
資安與國安問題是我在國會一直關注的焦點，例如最近也正在推動「個資法」修法，要求儲存個資的公司機關必須揭露雲端資料庫位置等條文，讓資訊更公開透明，也讓消費者更清楚自己手上的科技裝置是否把自己的資料暴露在沒有保障的國家，而被不肖廠商或敵對政府所利用。我們會繼續努力讓台灣與國際同步，成為對數位資訊安全更嚴謹國家，也期盼地方政府能夠應該更謹慎把關，不要錯誤的政策成為國家產業安全的漏洞。
數位ic ptt 在 [心得] 數位IC設計面試心得- 精華區Tech_Job - 批踢踢實業坊 的推薦與評價
（代PO)
手機排版傷眼請見諒
近期面試了多個數位IC設計的職位
常受惠於ptt 的資訊，因此決定來回饋一下
以下幾乎為板上經常拿來比較的那幾間公司所問的題目
1. 設計出一個Deglitch filter，將1 cycle和2 cycle的pulse濾除，並讓3 cycle或3 cy
cle以上的pulse通過(用verilog code 寫出來）
2. 用2對1 MUX，以及1跟0畫出XOR閘
3. if else/三元運算子/case所合成出來的電路有何差異
4. 說明blocking & non-blocking差異
5. 說明setup time & hold time定義，並以T_setup, T_hold, T_period, T_latency這
幾個參數用不等式表示在setup/hold time中的關係
6. 為什麼要滿足setup time & hold time
7. 什麼是亞穩態（通常接續上一題）
8. 亞穩態在stable後值會stable在1或0
9. 若發生setup time & hold time violation分別該怎麼處理
10. 在CDC中如何避免亞穩態
11. 2 flip flop跟3 flip flop有什麼差別
12. 從快domain（100MHz)傳到慢domain (10MHz)該用什麼方式處理？若快domain傳送一
個週期的pulse，慢domain也要是一個週期的pulse又該怎麼處理？
13. 針對做過的案子提出問題，例如：面積還能怎麼優化、怎麼做power gating、新增fe
ature後整個路徑的timing要怎麼去處理、RTL simulation環境怎麼跑、如何確認模擬結
果是正確的？
14. 針對FPGA合成提出問題，例如：合成環境、timing report check、FPGA simulation
怎麼做、硬體環境是什麼？
以上的setup time & hold time 以及CDC問題基本上是每場面試必問。
最後祝大家身體健康，職涯順利。
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