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#先進封裝，目前市場規模約為 57 億美元，其中，#覆晶封裝 會以半導體市場的 2 倍速度成長💹 (圖文:科技新報/財訊)
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Nike Air Force 1 '07 男子運動鞋旨在致敬全新籃球大片《怪物奇兵》。該鞋款以新穎元素匠心演繹經典設計，搭配縫製覆面、醒目配色及恰到好處的籃球風格，為你賺足回頭率。該鞋款飾有匠心圖案，彰顯《怪物奇兵》中的角色風采，皮革與合成材質組合鞋面，經久耐穿，塑就經典 AF1 風範，Nike Air 緩震配置起初專為籃球運動打造，非凡舒適加墊低幫鞋口，造型利落，舒適非凡全掌型橡膠外底搭配經典籃球圓形支點元素和鞋頭星形設計，鑄就出眾抓地力，盡顯傳統風範
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龐德翻新中古車第五彈E46 318i，原合成皮手動椅，到拆車殺肉場找到一車份換真皮電動椅。該如何換裝？如何增設電路？共分上中下三個現場直播影片。下集主要介紹最後完工階段分享成果，另外小試了一部E46 M3。
Verilog 的 電路合成 研究-- 以MUX 多工器為例(使用Altera Quartus II / RTL Viewer 檢視). 3,110 views3.1K views. Aug 31, 2014. ... <看更多>
台南市中西區民族路三段176巷33號No.33, Ln. 176, Sec. 3, Minzu Rd., West Central Dist., Tainan City, Tainan, Taiwan 700. About. Details. 自造合成器- 從電路 ... ... <看更多>
電路合成 在 [問題] verilog 合成問題- 看板Electronics - 批踢踢實業坊 的推薦與評價
各位前輩好，雖然我已經寫了 verilog 幾個學期了，但是以前都是用 modelsim 跑測資
檔。殊不知，這學期開始要用 quartus ii 合成，才發現原來我一直都是帶著錯誤觀念寫
錯的程式。
目前我遇到的問題是，在 modelsim 能編譯過，而且測資檔也能過。拿到 quartus 合成
的時候，也成功，但是噴一堆警告。然後如果不理會警告，把生成的 .vo 和 .sdo 再那
去 modelsim 跑測資發現輸出都是 xxxxxx。所以我想應該是合成出錯的東西了。
希望各位前輩如果有空的話，稍微幫我看一下我的 verilog 哪裡有嚴重的疏失。以下是
8 bit 的無號除法器，用組合電路寫的。(附上排版比較好的連結
https://ideone.com/PITrCL)
程式碼:
`timescale 1ns / 10ps
module div(out, in1, in2, dbz); parameter width = 8;
input [width-1:0] in1; // Dividend
input [width-1:0] in2; // Divisor
output reg [width-1:0] out; // Quotient
output reg dbz;
reg [3:0] it;
reg [width * 2 - 1:0] dividen;
reg [width * 2 - 1:0] diviser[8:0];
reg [width - 1:0] q;
reg res1, res2, res3;
initial begin
res1 = 0;
res2 = 0;
res3 = 0;
it = 0;
end always@(in1 or in2)begin
if(!{in2,{width{1'b0}}})begin
dbz = 1;
end else if(!{{width{1'b0}},in1}) begin
dbz = 0;
end else begin
dbz = 0;
res1 = ~res1;
end
end
always@(res3 or res1)begin
if(it == 0)begin
diviser[0] = {in2,{width{1'b0}}};
dividen = {{width{1'b0}},in1};
end else begin
diviser[0] = diviser[0];
dividen = dividen;
end if(it < 9)begin
if(!dividen && !it)begin
out = 0;
end else if(dividen >= diviser[it])begin
dividen = dividen - diviser[it];
q[width - it] = 1;
diviser[it + 1] = diviser[it]>>1;
res2 = ~res2;
end else begin q[width - it] = 0;
diviser[it + 1] = diviser[it]>>1;
res2 = ~res2;
end end else begin out = q;
res2 = ~res2;
end
end
always@(res2)begin
#1 if(it==9)begin it = 0;
res3 = res3;
end else begin
it = it + 1'b1;
res3 = ~res3;
end end endmodule
演算法主要是除數和被除數相比，來決定商是0或1，每次商左移一格，除數右移一格。It
紀錄移動的次數，最多八次。
稍後我在留言附上我在 quartus 合成的警告，我有查過相似的狀況，但改了之後警告都
沒少。
我嘗試過的改動:
1. if else 沒寫滿，可能產生 latch
2. if 出現的變數在 else 也要出現
現在這裡謝謝各位的幫忙。
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※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 218.164.116.170 (臺灣)
※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1585848827.A.307.html
※ 編輯: eecheng87 (218.164.116.170 臺灣), 04/03/2020 01:37:06
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