#通訊 #鎖相迴路PLL #鑒頻鑒相器PFD #壓控振盪器VCO
【高頻雜訊，這樣處理就對了！】
鎖相迴路 (PLL) 電路存在於各種高頻應用中，其最基本配置是將參考訊號 (FREF) 相位與可調回饋訊號 (RFIN) F0 的相位進行比較，中有一個在頻域中工作的負反饋控制迴路。當比較結果處於穩態——輸出與誤差檢測器輸入的頻率、相位匹配時，稱為 PLL 被鎖定。典型數位 PLL 電路的第一個基本元件是鑒頻鑒相器 (PFD)，將輸入到 REFIN 的頻率和相位與回饋到 RFIN 的頻率和相位進行比較。
可配置為獨立 PFD (回饋分頻器 N=1) 的 PLL 可與高品質壓控晶體振盪器 (VCXO) 和窄低通濾波器一起使用，以淨化高雜訊 REFIN 時脈。當輸出頻率等於輸入頻率時，PLL 配置最簡單，稱為時脈淨化 PLL，此類應用建議使用窄頻頻寬 (<1kHz) 低通濾波器；而高頻整數 N 分頻架構應使用壓控振盪器 (VCO)，其調諧範圍比 VCXO 更寬，常用於跳頻或擴頻跳頻 (FHSS) 應用。
PLL 的關鍵性能參數是相位雜訊、頻率合成過程中的多餘副產物或雜散頻率 (簡稱雜散)。低通濾波器可減輕這種影響，且頻寬越窄、對雜散頻率的濾波越強。此外，為使頻內雜訊最小，應選擇較低的 N 值；但為使雜散雜訊最小，最好選擇整數 N 值。時脈往往是固定頻率，因此可以選擇頻率以確保 REFIN 頻率恰好是輸入頻率的整數倍，如此能保證 PLL 頻內雜訊最低。
延伸閱讀：
《鎖相迴路 (PLL) 基本原理》
http://compotechasia.com/a/tech_applicati…/…/1122/40472.html
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